Com a enginyer//a de verificació funcional associat/da, interactuaràs amb equips d'arquitectura, disseny, implementació física i programari per tal d'assegurar-te que els sistemes funcionin al màxim nivell. El vostre treball pot incloure modelatge d'alt nivell, UVM, depuració conjunta de HW/SW, suport d'acceleració de simulació […]
• Desenvolupament del desenvolupament i manteniment de l'entorn de verificació a SystemVerilog/UVM/SystemC/C++, incloent tots els components respectius com ara estímul, verificadors, afirmacions, rastrejadors i cobertura. […]
• Identifiqueu, aïlleu i depureu els problemes...